Mạng trên chip

Một mạng trên chip, hay mạng trên một vi mạch (NoC /ˌɛnˌoʊˈsiː/ en-oh-SEE hoặc /nɒk/ knock),^{[nb 1]} là một phân hệ truyền thông dựa trên mạng trên một mạch tích hợp ("chip"), phổ biến nhất là giữa các mô-đun trong một hệ thống trên chip (SoC). Các mô-đun trên IC thường là các lõi IP bán dẫn sơ đồ hóa các chức năng khác nhau của hệ thống máy tính, và được thiết kế để có tính mô-đun theo nghĩa của khoa học mạng. Mạng trên chip là một mạng chuyển mạch gói dựa trên bộ định tuyến giữa các mô-đun SoC.

Công nghệ NoC áp dụng lý thuyết và phương pháp của mạng máy tính vào truyền thông trên chip và mang lại những cải tiến đáng kể so với các kiến trúc truyền thông bus và crossbar truyền thống. Mạng trên chip có nhiều cấu trúc liên kết mạng, nhiều trong số đó vẫn đang trong giai đoạn thử nghiệm tính đến năm 2018. ^{[cần dẫn nguồn]}

Vào những năm 2000, các nhà nghiên cứu đã bắt đầu đề xuất một loại kết nối trên chip dưới dạng mạng chuyển mạch gói^[1] nhằm giải quyết các vấn đề về khả năng mở rộng của thiết kế dựa trên bus. Các nghiên cứu trước đó đã đề xuất thiết kế định tuyến các gói dữ liệu thay vì định tuyến các đường dây.^[2] Sau đó, khái niệm "mạng trên chip" được đề xuất vào năm 2002.^[3] NoC cải thiện khả năng mở rộng của các hệ thống trên chip và hiệu quả năng lượng của các SoC phức tạp so với các thiết kế phân hệ truyền thông khác. Chúng là một công nghệ mới nổi, với dự báo sẽ tăng trưởng mạnh mẽ trong tương lai gần khi các kiến trúc máy tính đa nhân trở nên phổ biến hơn.

Cấu trúc Mạng trên chip

NoC có thể trải dài trên các miền xung nhịp đồng bộ và bất đồng bộ, được gọi là vượt miền xung nhịp, hoặc sử dụng logic bất đồng bộ không dùng xung nhịp. NoC hỗ trợ các kiến trúc điện tử bất đồng bộ toàn cục, đồng bộ cục bộ, cho phép mỗi nhân xử lý hoặc đơn vị chức năng trên một hệ thống trên chip có miền xung nhịp riêng của nó.^[4]

Kiến trúc Mạng trên chip

Kiến trúc NoC thường mô phỏng các mạng thế giới nhỏ thưa thớt (SWN) và mạng không phụ thuộc quy mô (SFN) để hạn chế số lượng, chiều dài, diện tích và tiêu thụ điện năng của các đường dây liên kết và các kết nối điểm-đến-điểm.

Cấu trúc liên kết Mạng trên chip

Cấu trúc liên kết xác định bố cục vật lý và các kết nối giữa các nút và các kênh. Thông điệp đi qua các bước nhảy, và chiều dài kênh của mỗi bước nhảy phụ thuộc vào cấu trúc liên kết. Cấu trúc liên kết ảnh hưởng đáng kể đến cả độ trễ và tiêu thụ điện năng. Hơn nữa, vì cấu trúc liên kết xác định số lượng các đường dẫn thay thế giữa các nút, nó ảnh hưởng đến việc phân phối lưu lượng mạng, và do đó ảnh hưởng đến băng thông mạng và hiệu suất đạt được.^[5]

Lợi ích Mạng trên chip

Theo truyền thống, các IC được thiết kế với các kết nối điểm-đến-điểm chuyên dụng, với một đường dây dành riêng cho mỗi tín hiệu. Điều này dẫn đến một cấu trúc liên kết mạng dày đặc. Đặc biệt đối với các thiết kế lớn, điều này có một số hạn chế từ quan điểm thiết kế vật lý. Nó đòi hỏi năng lượng bậc hai theo số lượng các liên kết. Các đường dây chiếm phần lớn diện tích của chip, và trong công nghệ CMOS nanomet, các liên kết chiếm ưu thế về cả hiệu suất và tiêu tán năng lượng động, vì sự lan truyền tín hiệu trong các đường dây trên chip đòi hỏi nhiều chu kỳ xung nhịp. Điều này cũng cho phép nhiều điện dung, điện trở và điện cảm ký sinh tích tụ trên mạch. (Xem Quy tắc Rent để thảo luận về các yêu cầu đi dây cho các kết nối điểm-đến-điểm).

Tính thưa thớt và tính cục bộ của các liên kết trong phân hệ truyền thông mang lại một số cải tiến so với các hệ thống dựa trên bus và crossbar truyền thống.

Tính song song và khả năng mở rộng Mạng trên chip

Các đường dây trong các liên kết của mạng trên chip được chia sẻ bởi nhiều tín hiệu. Đạt được mức độ tính song song cao, vì tất cả các liên kết dữ liệu trong NoC có thể hoạt động đồng thời trên các gói dữ liệu khác nhau.Bản mẫu:Why? Do đó, khi độ phức tạp của các hệ thống tích hợp không ngừng tăng lên, NoC cung cấp hiệu suất nâng cao (chẳng hạn như thông lượng) và khả năng mở rộng so với các kiến trúc truyền thông trước đây (ví dụ: các đường dây tín hiệu điểm-đến-điểm chuyên dụng, các bus dùng chung, hoặc các bus phân đoạn với các cầu nối). Các thuật toán^{[cái gì?]} phải được thiết kế theo cách cung cấp tính song song khối lượng lớn và do đó có thể tận dụng tiềm năng của NoC.

Nghiên cứu hiện tại Mạng trên chip

Một số nhà nghiên cứu^{[ai nói?]} cho rằng NoC cần hỗ trợ chất lượng dịch vụ (QoS), cụ thể là đạt được các yêu cầu khác nhau về thông lượng, độ trễ đầu-cuối, tính công bằng,^[6] và thời hạn.^{[cần dẫn nguồn]} Tính toán thời gian thực, bao gồm phát âm thanh và video, là một lý do để cung cấp hỗ trợ QoS. Tuy

Tham khảo Mạng trên chip

↑ This article uses the convention that "NoC" is pronounced /nɒk/ nock. Therefore, it uses the convention "a" for the Indefinite_article corresponding to NoC ("a NoC"). Other sources may pronounce it as /ˌɛnˌoʊˈsiː/ en-oh-SEE and therefore use "an NoC".

Lỗi chú thích: Tồn tại thẻ <ref> cho nhóm chú thích với tên "nb", nhưng không tìm thấy thẻ <references group="nb"/> tương ứng

↑ Guerrier, P.; Greiner, A. (2000). "A generic architecture for on-chip packet-switched interconnections". Proceedings Design, Automation and Test in Europe Conference and Exhibition 2000 (Cat. No. PR00537). Paris, France: IEEE Comput. Soc. tr. 250–256. doi:10.1109/DATE.2000.840047. ISBN 978-0-7695-0537-4.
↑ Proceedings, 2001 Design Automation Conference : 38th DAC: Las Vegas Convention Center, Las Vegas, NV, June 18-22, 2001. Association for Computing Machinery, ACM Special Interest Group on Design Automation. New York, N.Y.: Association for Computing Machinery. 2001. ISBN 1-58113-297-2. OCLC 326240184.{{Chú thích sách}}: Quản lý CS1: khác (liên kết)
↑ Benini, L.; De Micheli, G. (tháng 1 năm 2002). "Networks on chips: a new SoC paradigm". Computer. 35 (1): 70–78. Bibcode:2002Compr..35a..70B. doi:10.1109/2.976921.
↑ Kundu, Santanu; Chattopadhyay, Santanu (2014). Network-on-chip: the Next Generation of System-on-Chip Integration (ấn bản thứ 1). Boca Raton, FL: CRC Press. tr. 3. ISBN 978-1-4665-6527-2. OCLC 895661009.
↑ Staff, E. D. N. (ngày 26 tháng 7 năm 2023). "Network-on-chip (NoC) interconnect topologies explained". EDN (bằng tiếng Anh). Truy cập ngày 17 tháng 11 năm 2023.
↑ "Balancing On-Chip Network Latency in Multi-Application Mapping for Chip-Multiprocessors". IPDPS. tháng 5 năm 2014.

[1] This article uses the convention that "NoC" is pronounced /nɒk/ nock. Therefore, it uses the convention "a" for the Indefinite_article corresponding to NoC ("a NoC"). Other sources may pronounce it as /ˌɛnˌoʊˈsiː/ en-oh-SEE and therefore use "an NoC".

[2] Guerrier, P.; Greiner, A. (2000). "A generic architecture for on-chip packet-switched interconnections". Proceedings Design, Automation and Test in Europe Conference and Exhibition 2000 (Cat. No. PR00537). Paris, France: IEEE Comput. Soc. tr. 250–256. doi:10.1109/DATE.2000.840047. ISBN 978-0-7695-0537-4.

[3] Proceedings, 2001 Design Automation Conference : 38th DAC: Las Vegas Convention Center, Las Vegas, NV, June 18-22, 2001. Association for Computing Machinery, ACM Special Interest Group on Design Automation. New York, N.Y.: Association for Computing Machinery. 2001. ISBN 1-58113-297-2. OCLC 326240184.{{Chú thích sách}}: Quản lý CS1: khác (liên kết)

[4] Benini, L.; De Micheli, G. (tháng 1 năm 2002). "Networks on chips: a new SoC paradigm". Computer. 35 (1): 70–78. Bibcode:2002Compr..35a..70B. doi:10.1109/2.976921.

[:02-5] Kundu, Santanu; Chattopadhyay, Santanu (2014). Network-on-chip: the Next Generation of System-on-Chip Integration (ấn bản thứ 1). Boca Raton, FL: CRC Press. tr. 3. ISBN 978-1-4665-6527-2. OCLC 895661009.

[6] Staff, E. D. N. (ngày 26 tháng 7 năm 2023). "Network-on-chip (NoC) interconnect topologies explained". EDN (bằng tiếng Anh). Truy cập ngày 17 tháng 11 năm 2023.

[7] "Balancing On-Chip Network Latency in Multi-Application Mapping for Chip-Multiprocessors". IPDPS. tháng 5 năm 2014.

[nb 1]

[1]

[2]

[3]

[4]

[5]

[6]